Співробітники кафедри МТС взяли участь у семінарі “Improve RTL verification productivity by connecting to MATLAB and Simulink”

Перевірка RTL залишається головною проблемою в дизайнерських проектах FPGA та ASIC. У цій сесії було продемонстровано, як інженери з різних галузей можуть співпрацювати в MATLAB/Simulink для підвищення ефективності та скорочення часу перевірки.

Було обговорено основні причини, що впливають на ефективність та збільшення часу перевірки. Продемонстровано, як MATLAB та Simulink можуть різними способами допомогти оптимізувати час перевірки, та представлено, як деякі наші основні користувачі використовують ці нові методики для забезпечення фаз верифікації на самій ранній стадії розробки проекту.