Сотрудники кафедры МТС приняли участие в семинаре “Improve RTL verification productivity by connecting to MATLAB and Simulink”

Проверка RTL остается главной проблемой в дизайнерских проектах FPGA и ASIC. В этой сессии было продемонстрировано, как инженеры из разных областей могут сотрудничать в MATLAB / Simulink для повышения эффективности и сокращения времени проверки.

Были обсуждены основные причины, влияющие на эффективность и увеличение времени проверки. Продемонстрировано, как MATLAB и Simulink могут различными способами помочь оптимизировать время проверки, и представлено, как некоторые наши основные пользователи используют эти новые методики для обеспечения фаз верификации на самой ранней стадии разработки проекта.